해모수 Lab. 조 현상 (Cho, Hyun-sang)
1. 공정 특성상의 Thin film
(1) Thin film의 개요.
VLSI (Very Large Scale Integration Circuit)에서 사용되고 있는 thin film은 엄격한 화학적, 구조적 전기적 조건을 충족시켜야 하며 film의 조성과 두께는 micro 단위 이하로 조정되어야 한다.
이러한 작은 크기의 요구는 또한 복잡하고 굴곡이 심한 film의 형태를 발생하게 된다. 따라서,막간의 강한 접착력(adhesion)과 낮은 stress, 일정한 step coverage가 요구된다. 비전도층의 경우, 기생 capacitance를 방지하기 위한 낮은 유전율이 필요하다.
Bulk material의 경우, 그 성질이 널리 알려져 있지만, thin film의 경우는 bulk일 때의 경우와 성질이 틀릴 경우가 많다. 이것은 표면적과 체적과의 비(surface-to-volume ratio)가 높기 때문에 발생하며 film의 특성을 규정하는 결정적인 요소로써 film의 결정 구조와 제조 방법이 작용하게 된다. Thin film을 조성하는 방법은 크게 다음과 같다.
1) Substrate와 vapor 사이의 상호 작용에 의한 film 증착.
(ex. Thermal oxidation, Nitridation of single crystal silicon)
2) Substrate 물질의 변화가 없는 상태에서의 film 증착.
① CVD (Chemical Vapor Deposition)
-. Single-crystal thin film : Epitaxy
-. Poly / armophous thin film
② PVD (Physical Vapor Deposition)
-. Sputtering / evaporation
-. Molecular beam epitaxy
(2) Thin film 형성
Thin film의 일반적인 조성은 기체상태에서의 원자나 분자의 응축에 의해 이루어진다. 이 과정은 다음과 같다.
1) Condensation : vapor가 solid로 응축되는 과정.
① 쌍극자(dipole)나 사극자(quadrapole)의 부착력에 의해 기상(vapor)의 원자가 substrate의 표면에 흡착된다. 이 상태의 원자를 adatom이라고 한다.
② 표면에 전달된 원자 이동 에너지의 법선 성분에 의해 흡착이 이루어진다.
③ Physisorption : 원자의 부착이 전자의 교환이 없이 이루어 진 경우
④ Chemisorption : 원자의 부착이 전자의 교환에 의해 이루어 진 경우
⑤ 일반적으로 chemisorption의 부착 에너지가 physisorption의 부착 에너지보다 크다.
( Physisorption : ∼0.25 eV / chemisorption : 8∼10 eV)
⑥ 부착된 원자는 처음부터 가지고 있던 표면에 접선 성분의 에너지와 열 에너지에 의해 표면을 이동한다. 이 과정에서 다시 기상으로 돌아가는 원자들도 있다.
2) Neucleation : adatom이 migration후에 안정된 cluster(neuclei)를 구성하는 과정.
① 분자 cluster가 임계크기 이상이 되면 계의 전체 자유 에너지는 크기의 증가에 따라 줄어 든다. 따라서, 지속적인 크기의 증가가 이루어진다.
② 만일 이러한 임계 크기 이상의 cluster가 만들어지지 않는다면 재증발이 일어난다.
3) Growth : 임계크기 이상의 neuclei가 모여 film이 발생하는 시점.
① 초임계 크기로 성장한 nuclei는 주위의 adatom을 끌어당기는 capture zone을 형성한다.
② Island stage : Nuclei의 성장이 3차원적으로 성장한 상태. 결정구조의 뚜렷한 모양을 보인다.
③ Coalescence : Island stage가 서로 협착된 상태. 이 과정에서 주위의 adatom이 흡착되어 substrate가 노출되어 2차 nucleation이 이루어 진다.
④ Coalescence가 이루어지는 과정에서 channel stage와 hole등의 defect가 film 곳곳에 존재하게 되나 2차 nucleation에 의해 채워지게 되어 완전한 film이 얻어진다.
(3) Thin film의 구조
1) Grain size :
① Thin film의 grain size는 일반적인 bulk material보다 작으며 증착 조건과 annealing time에 의해 변화한다.
② 고온의 증착온도에 의해 두꺼운 deposition이 이루어진 경우 thermal energy에 의해 원자의 이동도가 증가하며 grain size가 증가한다.
2) Surface roughness :
① 평면의 거칠기는 증착과정의 무작위성에 의해 유발된다.
② 증착 온도가 높을 경우 다음의 배타적인 두가지 현상이 발생할 수 있다.
-. 높은 열 에너지에 의해 원자의 mobility가 증가하며 따라서 표면의 peak에서 valley로의 이동이 용이하여 suface roughness가 감소한다.
-. 높은 열 에너지에 의해 결정화가 촉진되어 특정 방향으로의 결정 성장이 활성화되어 surface roughness가 증가한다.
③ 증착 온도가 낮을 경우 film의 두께가 증가할수록 surface roughness가 증가한다.
④ 경사 증착(Oblique deposition)은 shadowing effect에 의해 surface roughness를 증가 시킨다.
⑤ 위와 같은 이유에서 substrate와 동일한 결정면을 가지는 epitaxial과 결정 구조가 존재 하지 않는 비정질 증착은 surface roughness가 매우 낮은 flat film을 형성한다.
3) Density :
① 밀도는 film의 물리적 특성에 대한 정보를 제공한다.
② film이 다공성 특성(porous)을 갖는다면, 그 밀도는 bulk material보다 낮다.
4) Crystallographic structure :
① Crystallographic structure 특성은 adatom의 이동도에 의존하며 비정질 상태의 higher disorder로부터 single crystal substrate상의 epitaxy와 같이 well-ordered state까지 변화한다.
② 비정질 film은 SiO2, SiO, Si3N4와 같은 dielectric film에서 주로 발견되며 다결정 구조의 film은 metal film 증착에서 주로 보인다.
5) Epitaxy :
① Epitaxy는 방향성을 가지고 결정성 substrate 위에 film을 성장시키는 방법이다.
-. Homoepitaxy : Substrate와 성장하는 film이 동일한 물질일 경우
-. Heteroepitaxy : Substrate와 성장하는 film이 다른 물질일 경우
② 단결정 substrate는 epitaxy에 있어서 가장 중요한 factor이다.
Epitaxy를 위해서는 lattice parameter가 유사해야 한다.
③ 증착 온도가 높아지면 epitaxy growth가 높아지는 경향이 있다.
6) Deposition rate :
① Lower deposition rate는 단결정, Higher deposition rate는 다결정이나 비정질 증착을 유발하는 경향을 보인다.
② Si의 경우 다음과 같이 세가지 조건에 의한 서로 다른 state의 deposition이 이루어 진다.
-. Low temperature / Low deposition rate : 비정질
-. High temperature / Low deposition rate : 단결정질
-. 위 두 조건의 중간 정도 : 다결정질
※ Step coverage : Contact hole의 단면도에서 일반적인 증착부와 얇은 부분의 비례 백분율.
※ Aspect ratio : Contact hole의 폭과 높이의 비
2. DRAM의 구조와 동작 원리
최근의 반도체 DRAM (Dynamic Random Access Memory)은 1개의 MOS(Metal Oxide Semiconductor) 구조의 Transistor와 1 Capacitor로 1 bit의 정보를 저장하는 cell을 구성하고 있다. CVD와 PVD를 포함하는 thin film은 이러한 DRAM에 있어서 층간 절연막과 금속 배선등의 막성 구조를 조성하는 공정을 담당하고 있으며 Implantation은 Tr구조의 성능과 작동을 가능하게 하는 VT, source, drain, gate 조성 공정을 담당하고 있다. DRAM의 기본적인 구조는 아래 그림과 같다.
그림 1. DRAM cell의 기본 회로도
그림 2. DRAM cell의 기본 구조
Cell에 국한된 간단한 DRAM의 동작 순서는 다음과 같다.
1) Word line에 gate voltage VG가 가해진다.
i) 본 그림에 나타난 MOSFET은 n channel 형으로써 VG는 positive voltage가 된다.
ii) P1과 substrate 사이에 끼어 있는 gate oxide의 P1쪽에 - 전하를 갖는 전자가 모인다.
iii) 전기적으로 중성인 oxide의 한쪽으로 전자가 몰리므로 반대쪽은 + 전하만 남아 있어 substrate 쪽의 +로 대전된다.
iv) p-type 반도체에서 전자가 oxide쪽으로 몰려 oxide 바로 아래쪽에서 p-type이 n-type으로 바뀌는 type conversion이 발생하여 같은 carrier로 전류가 이동할 수 있는 channel이 형성 된다.
v) P2 쪽의 source와 P3 쪽의 drain과 같은 type으로 형성된 channel을 통해 n-type의 carrier인 전자를 통해 전류가 흐를 수 있게 된다.
2) P3와 P4로 이루어진 capacitor에 전하가 축적되어 있지 않으면 bit line에서 전류가 흘러 들어 bit line에 전압강하가 발생한다. 반대의 경우는 전압강하가 발생하지 않는다. 발생한 전압 강하를 증폭하여 cell의 상태를 '0' , 또는 '1' 로 구분한다.
3. 결정 구조 (Crystal structure)
(1) 고체의 3가지 상태
1) Crystal +- 단순 입방체 (Simple Cubic) : 6개의 꼭지점에 원자가 하나씩 존재하는 입방체
+- 체심 입방체 (Body Centered Cubic) : 단순입방체의 정 중앙에 하나의 원자가
| 존재하는 입방체
+- 면심 입방체 (Face Centered Cubic) : 단순입방체의 각 면에 하나씩의 원자가
| 존재하는 입방체
+- Diamond structure : 두 개의 면심 입방체가 diagonal로 1/4만큼 겹쳐있는
상태. Silicon wafer의 결정 상태.
2) Poly-crystal : 일정한 방향을 가지고 있는 결정구조의 영역(grain)의 군집.
3) Amorphous : 고체를 구성하는 원자들이 일정한 규칙 없이 무작위로 모여있는 상태.
(2) Miller indices
Miller indices는 고체 결정의 방향을 표현하는 것에 유용하게 사용된다.(100) (211)등으로 표현되는 것이 Miller indices에 의한 결정 평면 방향성 표시이다.
Miller indices를 구하는 방식은 다음과 같다. ((211)방향의 경우)
그림 3. 결정면과 Miller indices
step 1 : 축과의 교점 지역을 통해 삼차원 좌표를 구한다. ⇒ (1,2,2)
step 2 : 좌표의 역수를 취한다. ⇒ (1,½,½)
step 3 : 공통분모화 한다. ⇒ (2/2,½,½)
step 4 : 이때의 분자가 miller indices에 의한 결정 평면의 방향이다.(2,1,1)